我們知道，電子元器件在不同的溫度和不同的電壓下，其表現(xiàn)出來的時序特性不一樣。因此，為了保證在各種不同的條件下都能正確的接收該信號，我們必須對這種接收方式進行輸入時序約束，然后查看最終的布局布線結(jié)果是否在各種工作條件下時序都能得到滿足。所以，在做這項工作前，設(shè)計者需要知道在電路板上ADC輸出隨路時鐘到達FPGA管腳以及數(shù)據(jù)到達FPGA管腳之間的時間差，即skew值。另外還需要知道在ADC的輸出管腳處，其輸出數(shù)據(jù)和輸出時鐘之間的關(guān)系的極限值，在ADC的數(shù)據(jù)手冊里，一般用Tsetup和Thold來表示這個關(guān)系，根據(jù)這個關(guān)系設(shè)計者可以輕易的估算出該數(shù)據(jù)的有效采樣窗口。ADS62P49的Tsetup和Thold與采樣有效窗口的關(guān)系可根據(jù)圖5計算出來，為Tsumin+Thmin=1.1ns。如圖8所示：
圖8
關(guān)鍵詞:儀器儀表 測試測量 技術(shù)分析 LVDS信號 瀏覽量：1664
聲明：凡本網(wǎng)注明"來源：儀商網(wǎng)"的所有作品，版權(quán)均屬于儀商網(wǎng)，未經(jīng)本網(wǎng)授權(quán)不得轉(zhuǎn)載、摘編使用。
經(jīng)本網(wǎng)授權(quán)使用，并注明"來源：儀商網(wǎng)"。違反上述聲明者，本網(wǎng)將追究其相關(guān)法律責(zé)任。
本網(wǎng)轉(zhuǎn)載并注明自其它來源的作品，歸原版權(quán)所有人所有。目的在于傳遞更多信息，并不代表本網(wǎng)贊同其觀點或證實其內(nèi)容的真實性，不承擔(dān)此類作品侵權(quán)行為的直接責(zé)任及連帶責(zé)任。如有作品的內(nèi)容、版權(quán)以及其它問題的，請在作品發(fā)表之日起一周內(nèi)與本網(wǎng)聯(lián)系，否則視為放棄相關(guān)權(quán)利。
本網(wǎng)轉(zhuǎn)載自其它媒體或授權(quán)刊載，如有作品內(nèi)容、版權(quán)以及其它問題的，請聯(lián)系我們。相關(guān)合作、投稿、轉(zhuǎn)載授權(quán)等事宜，請聯(lián)系本網(wǎng)。
QQ：2268148259、3050252122。
 |
 |
 粵公網(wǎng)安備 44010502000033號 |
粵ICP備16022018號-4 |
