以Cyclone IV FPGA為樣本，時(shí)序分析得到Slack為正，可以說(shuō)明采用該方式接受LVDS信號(hào)是可以保證FPGA的采樣是滿足建立時(shí)間和保持時(shí)間，即為在外部硬件設(shè)計(jì)合理的情況下，FPGA可以保證在芯片的工作環(huán)境內(nèi)能夠正確穩(wěn)定的接收該速率的LVDS信號(hào)。
結(jié)束語(yǔ)
高速器件輸出LVDS信號(hào)給FPGA或者FPGA輸出LVDS信號(hào)給外部高速器件是一個(gè)在很多場(chǎng)合都會(huì)應(yīng)用到的場(chǎng)景，當(dāng)LVDS信號(hào)速率在FPGA 采用源同步接收的LVDS I/O能力支持的情況下，FPGA可以使用源同步+輸入約束的方式進(jìn)行接收，這樣可以簡(jiǎn)化設(shè)計(jì)，同時(shí)節(jié)省邏輯資源，讓設(shè)計(jì)更加簡(jiǎn)單易懂。
關(guān)鍵詞:儀器儀表 測(cè)試測(cè)量 技術(shù)分析 LVDS信號(hào) 瀏覽量：1664
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