源同步方式主要是使用ADC輸出隨路時(shí)鐘(數(shù)據(jù)同步時(shí)鐘)來采樣ADC輸出數(shù)據(jù)，其框圖如圖7所示：
圖7
如上圖所示，數(shù)據(jù)由ADC輸出，差分時(shí)鐘和差分?jǐn)?shù)據(jù)經(jīng)過FPGA的I/O buffer后變成單端信號(hào)，由于數(shù)據(jù)跟隨路時(shí)鐘clk的關(guān)系為DDR方式，因此讓數(shù)據(jù)同時(shí)進(jìn)入FPGA的兩個(gè)寄存器DIL和DIH，DIL工作于時(shí)鐘上升沿，DIH工作于時(shí)鐘下降沿，最終出來兩個(gè)工作于clk速率下的并行信號(hào)(可使用FPGA I/O資源里的DDIO)。該種方法簡單有效，FPGA I/O寄存器直接采用clk上升沿和下降沿鎖存ADC的輸出數(shù)據(jù)。
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