這種互連方式的最大問(wèn)題是數(shù)據(jù)吞吐率低，一是因?yàn)楸镜乜偩€(xiàn)一般是異步總線(xiàn)，理想的情況下一個(gè)讀/寫(xiě)訪(fǎng)問(wèn)最少需要3個(gè)周期（1個(gè)setup周期，1個(gè)access周期和1個(gè)hold周期）。以16-bit位寬，外部總線(xiàn)頻率100 MHz的本地總線(xiàn)為例，其理想的最高總線(xiàn)訪(fǎng)問(wèn)

吞吐率為66 MB/s；二是因?yàn)樽x、寫(xiě)操作共用一套地址、數(shù)據(jù)總線(xiàn)，屬于半雙工操作；三是多個(gè)從設(shè)備會(huì)競(jìng)爭(zhēng)總線(xiàn)，從而降低每個(gè)從設(shè)備的有效數(shù)據(jù)吞吐率。以1 GSa/s采樣率的數(shù)字示波器為例，其采樣10 M點(diǎn)的時(shí)間僅為10 ms，但用于傳輸10 M點(diǎn)的時(shí)間（以理想的66 MB/s總線(xiàn)吞吐率為例）至少要150 ms，是數(shù)據(jù)采樣時(shí)間的15倍。換一種說(shuō)法，即使不考慮數(shù)據(jù)處理的時(shí)間，死區(qū)時(shí)間也達(dá)到了15/16 = 93.75%。

SDS1000X-E采用Zynq SoC架構(gòu)，處理器（PS）和FPGA（PL）之間采用高速AXI總線(xiàn)互連，可以有效地解決二者間數(shù)據(jù)傳輸?shù)膸捚款i問(wèn)題，大大提高數(shù)據(jù)吞吐率，降低示波器的死區(qū)時(shí)間。Zynq-7000中采用的4個(gè)AXI-HP端口，每個(gè)端口支持最大64-bit位寬，最高250 MHz時(shí)鐘頻率；同時(shí)讀、寫(xiě)通道分開(kāi)，可執(zhí)行全雙工操作；PS和PL之間屬于點(diǎn)到點(diǎn)傳輸，不存在與其它設(shè)備的總線(xiàn)競(jìng)爭(zhēng)。使用單個(gè)HP端口傳輸數(shù)據(jù)，其吞吐率都可以輕易達(dá)到雙向各1 GB/s的速度，4個(gè)端口總共可達(dá)到的讀、寫(xiě)速率一共超過(guò)8 GB/s，遠(yuǎn)遠(yuǎn)大于本地總線(xiàn)的傳輸速率。