項(xiàng)目名稱：基于FPGA低成本數(shù)字芯片自動(dòng)測(cè)試儀的研發(fā)

 研究目的：應(yīng)用VertexⅡ Pro 開發(fā)板系統(tǒng)實(shí)現(xiàn)對(duì)Flash存儲(chǔ)器的功能測(cè)試。

 研究背景：

隨著電路復(fù)雜程度的提高和尺寸的日益縮減，測(cè)試已經(jīng)成為迫切需要解決的問題，特別是進(jìn)入深亞微米以及高級(jí)成度的發(fā)展階段以來，通過集成各種IP核，系統(tǒng)級(jí)芯片（SoC）的功能更加強(qiáng)大，同時(shí)也帶來了一系列的設(shè)計(jì)和測(cè)試問題。

測(cè)試是VLSI設(shè)計(jì)中費(fèi)用最高、難度最大的一個(gè)環(huán)節(jié)。這主要是基于以下幾個(gè)原因：

1、目前的IC測(cè)試都是通過ATE（自動(dòng)測(cè)試儀）測(cè)試平臺(tái)對(duì)芯片施加測(cè)試的。由于ATE的價(jià)格昂貴（通常都是幾百萬美元每臺(tái)），因此測(cè)試成本一直居高不下，這就是導(dǎo)致測(cè)試費(fèi)用高的最主要原因。

2、隨著VLSI器件的時(shí)鐘頻率呈指數(shù)增長(zhǎng)，在這種情況下，高頻率、高速度測(cè)試的費(fèi)用也相應(yīng)的提高。

3、VLSI器件中晶體管的集成度越來越高，使得芯片內(nèi)部模塊變得更加難測(cè)，測(cè)試的復(fù)雜度越來越大，這又提高了測(cè)試成本。

本次研究希望能夠利用FPGA部分實(shí)現(xiàn)ATE的測(cè)試功能，這樣就可以在某種程度上大幅度降低測(cè)試成本，同時(shí)有能夠滿足測(cè)試的要求。

功能特點(diǎn)：

完整的測(cè)試結(jié)構(gòu)，較完善的測(cè)試功能。

使用March C的優(yōu)化算法，測(cè)試時(shí)間較短。

能夠覆蓋Flash存儲(chǔ)器的大部分故障。