圖7 物理層一致性測試結(jié)果

圖8以太網(wǎng)眼圖模板測試結(jié)果

從圖7和圖8可以看出，物理層一致性測試結(jié)果為Fail，測試不通過的項主要是以太網(wǎng)眼圖模板測試、負(fù)過沖測試、邊沿對稱度測試。從圖8的測試結(jié)果可以看出，差分信號的幅值已經(jīng)超出標(biāo)準(zhǔn)值，已經(jīng)觸碰到眼圖模板。差分信號的幅值過大，可能是由于信號的反射導(dǎo)致。

變壓器是串聯(lián)在差分信號線上的用于隔離的器件，引腳就會產(chǎn)生寄生參數(shù)，也會產(chǎn)生阻抗突變，所以也是需要進(jìn)行考慮的一個方面。于是先排除變壓器的影響，通過更換一個不同型號的變壓器，輸出的結(jié)果并沒有太大的差別。繼續(xù)著手分析傳輸線的阻抗。

PCB的阻抗又可以從兩方面進(jìn)行分析。一是走線的阻抗，二是信號線上的匹配電阻。

首先從PCB走線的阻抗進(jìn)行分析，以太網(wǎng)的差分信號是有差分100Ω阻抗要求，本次采用的是E5071C網(wǎng)絡(luò)分析儀進(jìn)行測試，測試結(jié)果如圖9所示：

圖9 差分信號PCB走線阻抗測試結(jié)果

從圖9看出，差分信號的PCB走線阻抗最大值為109Ω，最小值為100Ω，存在這個偏差的原因是在于差分信號線上的保護(hù)器件和匹配電阻，有器件必然就會產(chǎn)生焊盤，所以導(dǎo)致實測值與理論值偏差10Ω也是有可能的，由于在PCB設(shè)計階段要求差分信號的走線阻抗為100Ω，走線阻抗最大允許偏差±10%，所以實測基本能滿足設(shè)計要求。差分信號的阻抗基本符合要求，繼續(xù)進(jìn)行下一項分析。

其次從信號線上的匹配電阻進(jìn)行分析。由于百兆以太網(wǎng)的PHY芯片到變壓器之間的差分線上有一個49.9Ω的電阻進(jìn)行匹配走線，如圖10所示。同時隔離變壓器的中間抽頭具有“Bob Smith”終接，通過75Ω電阻和1000pF電容接到機殼地。然而查閱DP83848KSQ芯片的手冊，如圖11所示，提到匹配電阻有Layout要求：49.9Ω電阻和0.1uF退偶電容必須靠近PHY端放置。

圖10 DP83848KSQ芯片差分接口設(shè)計圖

圖11 DP83848KSQ芯片Layout指南

于是查看PCB布局，結(jié)果發(fā)現(xiàn)實際的布局將電阻電容放置在靠近變壓器的一側(cè)。手冊雖然沒有描述到該電阻放置錯誤會有什么影響，于是通過飛線的方法，把電阻電容放置在PHY端，再結(jié)合數(shù)據(jù)線和控制線的反射問題，在信號線的源端串聯(lián)一個33Ω的電阻，檢查無誤后，上電進(jìn)行一致性測試，最終測試結(jié)果為Pass，測試結(jié)果如圖12、13所示，從圖12可以看出，整改后的眼圖模板測試比整改前的要好，各項測試數(shù)據(jù)也滿足要求。同時也進(jìn)行通信穩(wěn)定性測試，最終通信測試48h后，以太網(wǎng)無掉線現(xiàn)象，同時丟包率為0%。

測試無誤后，重新進(jìn)行原理圖設(shè)計，在信號線和控制線上加入串阻。PCB設(shè)計方面，數(shù)據(jù)線做單端50Ω阻抗匹配，把49.9Ω的電阻和0.1uF電容靠近PHY端放置，差分信號線做100Ω阻抗。重新拿到樣機后進(jìn)行網(wǎng)絡(luò)通信，連續(xù)通信三天后無掉線現(xiàn)象，同時丟包率也滿足要求，問題解決。整改后的PCB布局及走線如圖14、15、16所示。